研究テーマ

Verilog-HDLを用いたディジタル回路の設計


卒業論文序論の紹介

　今日、私たちの身の回りを見渡すと各種家電製品・OA機器・通信機器等の様々な分野でディジタル技術が使用されている。 そしてそのほとんどの機器にマイコン（マイクロコンピュータ）が搭載されることにより、機器は高機能化し信頼性も大幅に向上した。
　今やエレクトロニクスにおいてディジタル技術の持つ役割は極めて重要なものとなっている。 一方、こうしたディジタル技術を支えている近年の半導体設計及び製造技術の進歩はめざましく、 １チップに集積可能な論理回路の規模は飛躍的に増大し続けている。 そして90年代の初頭以降日本を含め世界の政治・経済情勢の変化に呼応するかのように、論理回路設計手法にも大きな変革がもたらされた。 論理回路を設計する手段が、「回路図」から「HDL（Hardware Description Language: ハードウェア記述言語）」に移り変わりつつあることである。 HDLによる設計開発の魅力は、半導体メーカーに頼らなくても、設計者自身の手で直接FPGA を開発できる点にある。 また同時に、HDLを用いることでディジタル回路の設計期間を大幅に短縮することが可能であり、 HDLを用いた開発手法は製品開発にはなくてはならないものとなっている。
　そこで、本研究では、HDLの中でも実質的に業界標準であり、文法もＣ言語に近いVerilog-HDLを用いたディジタル回路設計の手法を学ぶことを目的とした。
　本論文ではHDLの特徴を述べるとともに、HDLによる回路設計、設計回路のシミュレーション、論理合成の手法を解説し、 実際にディジタル回路として「電子サイコロ」を設計し、その動作を検証したので、その設計手法を詳細に述べる。